ДОКЛАДЫ АКАДЕМИИ НАУК
ВЫСШЕЙ ШКОЛЫ РОССИЙСКОЙ ФЕДЕРАЦИИ

Настоящая статья посвящена анализу влияния отклонений элементов на нелинейность N-разрядного гибридного RC-цифроаналогового преобразователя. В рассматриваемой структуре гибридного цифроаналогового преобразователя старшие значащие разряды обрабатываются емкостным бинарным сегментом, в то время как младшие значащие разряды – резистивным унарным. Так как рассматриваемый цифроаналоговый преобразователь гетерогенный, т. е. элементы разных сегментов различны и, следовательно, имеют разную площадь, что приводит к смещению оптимального отношения разрядностей сегментов для минимизации площади преобразователя. В этой связи целью данной работы является определение оптимальных разрядностей сегментов в зависимости от соотношения площадей резистора и конденсатора. Разработана параметрическая математическая модель рассматриваемого преобразователя в MATLAB, учитывающая случайный разброс элементов в обоих сегментах. Проведено моделирование влияния разброса элементов на дифференциальную и интегральную нелинейности. При оптимальном выборе разрядностей сегментов и росте разрядности цифроаналогового преобразователя нелинейность ухудшается. Для улучшения линейности необходимо увеличение площади преобразователя либо за счет увеличения площади компонентов, либо за счет увеличения разрядности емкостного сегмента при сохранении той же площади компонентов. Младший резистивный сегмент оказывает сниженное влияние на нелинейность в отличие от старшего емкостного сегмента. При площади резистора, составляющей от 0,1 до 10 площадей конденсатора, вклад резистивного сегмента в дифференциальную нелинейность на два порядка меньше, чем емкостного. При увеличении разрядности и оптимальном выборе разрядности сегментов вклад младшего резистивного сегмента в интегральную нелинейность снижается.

1. Yenuchenko M.S., Pilipko M.M., Morozov D.V. A 10-bit segmented M-string DAC // 2018 IEEE Conference of Russian Young Researchers in Electrical and Electronic Engineering (EIConRus). – IEEE, 2018. – P. 265–268. – DOI: 10.1109/EIConRus.2018.8317081.
2. A 12-bit 200-kS/s SAR ADC with hybrid RC DAC / M.-R. Kim, Y.-O. Kim, Y.-S. Kwak, G.-C. Ahn // 2014 IEEE Asia Pacific Conference on Circuits and Systems (APCCAS). – IEEE, 2014. – P. 185–188.
3. Shahsavari S., Saberi M. A highly linear 8-Bit M–2M digital-to-analog converter for neurostimulators // IEEE Transactions on Circuits and Systems II: Express Briefs. – 2020. – Vol. 67 (6). – P. 989–993.
4. Lee T.-C., Lin C.-H. Nonlinear R-2R Transistor-Only DAC // IEEE Transactions on Circuits and Systems I: Regular Papers. – 2010. – Vol. 57 (10). – P. 2644–2653.
5. Seol H.-C., Hong S.-K., Kwon O.-K. An area-efficient high-resolution resistor-string DAC with reverse ordering scheme for active matrix flat-panel display data driver ICs // Journal of Display Technology. – 2016. – Vol. 12 (8). – P. 828–834.
6. A 12-bit multi-channel R-R DAC using a shared resistor string scheme for area-efficient display source driver / D. Jung, Y. Jung, T. Yoo, D. Yoon, B. Jung, T.T. Kim, K. Baek // IEEE Transactions on Circuits and Systems  I: Regular Papers. – 2018. – Vol. 65 (11). – P. 3688–3697.
7. Lin M.P.-H., Hsiao V.W.-H., Lin C.-Y. Parasitic-aware sizing and detailed routing for binary-weighted capacitors in charge-scaling DAC // 2014 51st ACM/EDAC/IEEE Design Automation Conference (DAC). – IEEE, 2014. – P. 1–6.
8. Li Zhe, Lu Yuxiao, Mo Tingting. Calibration for split capacitor DAC in SAR ADC // 2013 IEEE 10th International Conference on ASIC. – IEEE, 2013. – P. 1–4.
9. Raj B.B., Sreekuma D. A low power area efficient 10-bit SAR ADC with parasitic insensitive capacitive DAC // 2017 International Conference on Microelectronic Devices, Circuits and Systems (ICMDCS). – IEEE, 2017. – P. 1–4.
10. A 12bit 800MS/s and 1.37mW digital to analog converter (DAC) based on novel R-C technique / S. Mahdavi, R. Ebrahimi, A. Daneshdoust, A. Ebrahim // 2017 IEEE International Conference on Power, Control, Signals and Instrumentation Engineering (ICPCSI). – IEEE, 2017. – P. 163–166.
11. A 20MS/s 11-bit digital-to-analog converter using a combined capacitor and resistor network / M. Davidovic, A. Nemecek, G. Zach, H. Zimmermann // 2008 NORCHIP. – IEEE, 2008. – P. 85–88.
12. Area-efficient R-C DACs with low-offset push-pull output buffers for a 10-bit LCD source driver / H.-Y. Zheng, J.-H. Wang, C.-H. Tsai, C.-T. Chang, C.-C. Lee, C.-Y. Wang // 2009 IEEE International Symposium on Circuits and Systems. – IEEE, 2009. – P. 1597–1600.
13. Low-power 13-bit DAC with a novel architecture in SA-ADC / T. Aspokeh, A. Amini, A. Baradaranrezaeii, M. Yazdani // 2018 25th International Conference "Mixed Design of Integrated Circuits and System" (MIXDES). – IEEE, 2018. – P. 165–168.
14. Zeng T., Chen D. An order-statistics based matching strategy for circuit components in data converters // IEEE Transactions on Circuits and Systems I: Regular Papers. – 2013. – Vol. 60 (1). – P. 11–24.